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在半導體行業，制程可以說是相當重要。無論是一直盛傳的iPhone 6S A9芯片代工之爭，還是NV和三星鬧“不愉快”，傳出前者的Pascal新一代顯卡可能只會有16nm版本，而不會有14nm。 那麼，14nm與16nm這兩個數字的究竟有何不同，指的又是哪個部位？縮小制程的難題與好處體現在哪裏？以下不妨看一看科技新報吳政道專家的說明。
奈米到底有多微小？
在開始之前，要先了解奈米究竟是什麼意思。在數學上，奈米是0.000000001米，但這是個相差的例子，畢竟我們只看得到小數點後有很多個零，却没有實際的感覺。如果以指甲厚度做比較的話，或許會比較明顯。 用標尺實際測量的話可以得知指甲的厚度約為0.0001米（0.1毫米），也就是說試著把一片指甲的侧面切成10萬條線，每條線就約等同於1奈米，由此可略為想象得到1奈米是何等的微小了。 奈米制程是什麼？ 再回來探究奈米制程是什麼，以14奈米為例，其制程是指在芯片中，線最小可以做到14奈米的尺寸，下圖為傳統晶體管長相，以此作為例子。縮小晶體管的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？左下圖中的L就是我們期望縮小的部分。借助閘极長度，電流可以用更短的路徑從Drain端到Source端。
此外，計算機是以0和1作運算，要如何以晶體管滿足這個目的呢？做法就是判斷晶體管是否有電流流通。當在Gate端（綠色的方塊）做電壓供給，電流就會從Drain端到Source端，如果没有供給電壓，電流就不會流動，這樣就可以表示1和0。 縮小制程有什麼好處？
知道奈米有多小之後，還要理解縮小制程的用意，縮小晶體管的最主要目的，就是可以在更小的芯片中塞入更多的晶體管，讓芯片不會因技術提升而變得更大；其次，可以增加處理器的運算效率；再者，減少體積也可以降低耗電量；最後，芯片體積縮小後更容易塞入行動設備中（比如手機），滿足未來輕薄化的需求。 尺寸縮小有物理限制 不過，制程並不能無限制的縮小，當我們將晶體管縮小到20奈米左右時，就會遇到量子物理中的問題，晶體管的漏電現象，抵销縮小L時獲得的效益。作為改善方式，就是導入FinFET（Tri-Gate）這個概念，如右上圖。在Intel以前所做的解釋中，可以知道借由導入這個技術，能減少因物理現象所導致的漏電現象。
更重要的是，藉由這個方法可以增加Gate端和下層的接觸面積。在傳統的做法中（左上圖），接觸面只有一個平面，但是採用 FinFET（Tri-Gate）這個技術後，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓Source-Drain端變得更小，對縮小尺寸有相當大的幫助。 邁入10nm為麼那麼難？
最後，則是為麼會有人說各大廠邁入10奈米制程將面臨相當嚴峻的挑戰，主因是1顆原子的大小大約為0.1奈米，在10奈米的情况下，一條線只有不到100顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質，就會產生不知名的現象，影響產品的良率。 如果無法想象這個難度，可以做個小實驗。在桌上用100個小珠子排成一個10×10的正方形，並且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最後使他形成一個10×5的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多艱巨。 當然，攀登科學高峰必然會遇到很多的困難。現在三星和台積電都稱會在明年年底投產10nm,而英特爾稍稍領先，第三季度進入，發布其下下代處理器Cannonlake。
以上文章來自http://news.mydrivers.com/1/435/435523.htm 我拜讀了這篇文章真是受益良多，至少了知由20奈米進步到14，16奈米的艱難。為了縮小晶體管的尺寸，各家廠商可是拼足了勁。現在又要進入更艱難的10奈米。期待他們有更好的進展，如此一來才在手機上受益。
本文章最後由( 陳誠誼 )於 2015-6-22 05:11 編輯
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發表於 2015-6-22 02:27
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